什么是verilog 何谓verilog

（＋﹏＋）

1、Verilog是一种硬件描述语言，它最基本的功能，就是把一份电路图用代码的形式表示出来，然后让计算机理解一份代码所对应的电路。硬件描述语言有很多，现在主流的基本就是verilog，或者它的升级版systemverilog。

2、Verilog代码和C、Java这种计算机编程语言有本质的不同，verilog里基本所有写出来的东西都会对应实际的电路。声明变量的时候如果指定是一个reg，那么这个变量就有寄存数值的功能，可以综合出来一个实际的寄存器；如果指定是一段wire，那么他就只能传递数据，只是表示一条线。在verilog里写一个判断可能就对应了一个mux，写一个for可能就是把一段电路重复好几遍（这在电路设计中是不太实用的，for语句也好像只在systemverilog中才支持）。